Stratix V时钟网络不正确Altera_wiki6年前发布110 当使用时钟信号的两个边沿时,Quartus II软件无法正确建模Stratix V ES器件中时钟网络的时序性能。影响Stratix V工程样品器件。 解决/修复方法 在这种情况下,请参考Stratix V数据手册了解适用的时钟频率限制。 FPGAFPGA-CPLDIntel/AlteraSoCs
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