如果我在我的设计中使用这些端口中的任何一个或两个,那么取消激活pllena(PLL使能)或断言置位(异步复位)是否完全禁用了我的PLL中的VCO?-Altera-Intel社区-FPGA CPLD-ChipDebug

如果我在我的设计中使用这些端口中的任何一个或两个,那么取消激活pllena(PLL使能)或断言置位(异步复位)是否完全禁用了我的PLL中的VCO?

不可以。您可以使用可选的pllena或areset端口来禁用PLL输出计数器,从而禁用PLL输出时钟。然而,pllena的断言或断言的断言不会禁用VCO。这些只会将VCO重置为其标称值。 VCO完全禁用的唯一时间是您的设计中没有实例化PLL。

有关如何在PLL中使用和连接pllena和areset的信息,请参阅相应的器件手册或PLL Megafunction用户指南。

请登录后发表评论

    没有回复内容