Stratix V器件是否需要关断序列?-Altera-Intel社区-FPGA CPLD-ChipDebug

Stratix V器件是否需要关断序列?

Stratix®VES和生产器件上的所有电源轨均可同时断电,前提是所有电源轨在断电事件开始后100ms的Tramp时间内达到0V。

如果所有电源轨在100ms内没有达到0V,则可能会出现几百毫安量级的浪涌电流,从而可能导致器件损坏。

使用ES器件电源序列的Stratix V设计可直接支持Stratix V生产器件。

有关Stratix V ES器件电源序列要求的更多信息,请参考Strarax V ES器件的 勘误表和指南 (PDF)。

有关Stratix V Production器件电源序列要求的更多信息,请参考 Stratix V器件中的电源管理 (PDF)。

解决/修复方法

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