错误:引脚< 引脚号 >不能用作< 全局信号 >输入。 (MAX + PLUS®II,Synplicity公司的Synplify,EDIF)-Altera-Intel社区-FPGA CPLD-ChipDebug

错误:引脚< 引脚号 >不能用作< 全局信号 >输入。 (MAX + PLUS®II,Synplicity公司的Synplify,EDIF)

尝试在打开Map to LCELLs选项时使用Synplify软件通过LCELL在内部路由全局信号时,您可能会看到此错误消息。单元格在生成的EDIF文件中定义,但库映射文件( .lmf )将不允许传递LCELL

有两种解决方案:

  1. 对于未移植引脚分配的设计,请在EDIF文件中创建一个符号,并以图形方式实例化LCELL原语。
  2. 对于其中的引脚分配是被移植在设计,改变由MAX + PLUS®II EDIF网表阅读器指向LMF。 Synplify软件在以下目录中有一个synplicity.lmf文件: \ < synplicity_directory > \ lib 。通过包含以下文本行来编辑synplicity.lmf文件:
开始
功能lcell(IN)
退货(退出)

功能“myLCELL”(“A_IN”)
退货(“A_OUT”)
结束

在单元格定义如下所示:

开始
功能lcell(IN)
退货(退出)

功能“LCELL”(“A_IN”)
退货(“A_OUT”)
结束

将此新LMF保存为< newname > .lmf并在MAX + PLUS II软件(EDIF Netlist Reader Settings)中指向它。最后,在重新编译设计之前,将EDIF文件中myLCELL所有实例化更改为LCELLs

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