如何完全消除边缘对齐的源同步输出接口的公共时钟路径悲观？

6年前发布

由于Quartus®II13.1及更早版本中的问题，TimeQuest™时序分析器消除了用于边沿对齐源同步输出接口的不足量的公共时钟路径抑制（CCPP）。

对于时钟源直接来自输入引脚的情况，则不会删除CCPP。
对于时钟源来自PLL的情况，则PLL输出与其目标之间的时钟路径不会删除CCPP。

解决/修复方法

要解决此问题，请按照以下步骤手动计算TimeQuest Timing Analyzer未自动删除的任何CCPP：

1）为每个输出路径运行report_timing命令，并包含-show_routing选项
2）通过比较定时报告中“数据到达路径”和“数据所需路径”部分的时钟路径的公共元件之间的差异来计算总CCPP
3）手动将此值计入您的时序分析结果中

然后，应将CCPP的总数值手动考虑到您的时序分析结果中。

如果TimeQuest时序分析器已经考虑了时钟悲观量，则应从上述步骤计算的总量中减去该值。

计划为将来的器件系列修复此问题。