如果我的PLL的输入时钟频率超出PLL报告的锁定范围，我的项目是否会成功编译？

6年前发布

Quartus®II软件报告了设计中使用的每个PLL的锁定范围（参见下面的相关解决方案）。但是，在根据PLL参数计算VCO频率时，有时会出现小的舍入误差（参见下面的相关解决方案）。如果PLL的输入时钟频率非常接近锁定范围限制，则编译报告可能指示锁定范围超出输入时钟频率，即使编译期间没有错误或警告。

您可以使用以下公式手动计算PLL的锁定范围：

Fin min = VCO min频率x N / M x K.

Fin max = VCO最大频率x N / M x K.

哪里：

Fin = PLL输入参考时钟频率

VCO最小频率=参见器件数据表

VCO最大频率=参见器件数据表

N = N PLL的计数器设置

M = M的M计数器设置

K = PLL的VCO后缩放计数器设置

对于Stratix®II，Stratix II GX和HardCopy®II器件，还有一个额外规则，即相位频率检测器（PFD）的最小频率必须至少为最大带宽频率的8倍。 PFD频率使用以下等式计算：

Fin（PFD）= Fin / N.

带宽频率范围在编译报告=> Fitter => Resource Section => PLL Summary中报告。

如果您的输入时钟频率在手动计算确定的锁定范围内，那么这将解释您在Quartus II软件中没有任何警告或错误的原因。如果您在Quartus II软件中收到警告或严重警告，表明您的输入时钟不在PLL的有效锁定范围内，则PLL可能无法锁定。以下是相关严重警告的示例：

严重警告：PLL“<PLL实例>”的输入频率必须在<Freq min>到<Freq max>的频率范围内才能锁定

有关详细信息，请转至锁相环基础知识，PLL 。