为什么Quartus®II4.0软件会为在3.0版中成功编译的Verilog HDL文件生成“节点实例化未定义实体”错误消息?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么Quartus®II4.0软件会为在3.0版中成功编译的Verilog HDL文件生成“节点实例化未定义实体”错误消息?

如果模块实例化的情况与声明的模块的情况不匹配,则会在Quartus II软件版本4.0中发生此错误。

Verilog是一种区分大小写的语言,而Quartus II软件3.0版没有检查顶层实例化的区分大小写。 Quartus II软件4.0及更高版本在整个Verilog设计中检查区分大小写。

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