警告:无法实现请求值xx度的时钟输出<pll输出时钟计数器名称>参数相移 – 达到xx度的值。-Altera-Intel社区-FPGA CPLD-ChipDebug

警告:无法实现请求值xx度的时钟输出<pll输出时钟计数器名称>参数相移 – 达到xx度的值。

您为PLL输出时钟指定了相移值。但是,Quartus®II软件无法达到您指定的相移值。相反,Quartus II软件选择了最接近的可用相移值。如果Quartus II软件选择的相移值可以接受,则无需进一步操作。

可用的相移步骤取决于PLL的VCO周期除以8.下面的示例提供了详细说明。

fin,PLL inclk:100MHz
fout,PLL输出时钟:300MHz(周期:3.333ns)
VCO频率:600MHz(周期:1.667ns)
M柜台:6

每步的相移= 1.667ns / 8 = 208.375ps
在300MHz PLL输出时钟周期为3.333ns,208.375ps相当于每步22.5度。

总之,可以通过调整VCO频率来改变PLL的相移分辨率。

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