多长时间后的上升沿nCONFIG被nSTATUS的被动串行(PS)期间释放的或被动并行同步(PPS)FLEX®10K器件的配置?-Altera-Intel社区-FPGA CPLD-ChipDebug

多长时间后的上升沿nCONFIGnSTATUS的被动串行(PS)期间释放的或被动并行同步(PPS)FLEX®10K器件的配置?

nCONFIG变为高电平后, nSTATUS将在约1μs后释放。 PS和PPS配置模式时序波形指定nCONFIG上升沿和DCLK开始之间所需的最短时间( t CF2CK =5μs)。它没有指定nSTATUS的上升沿和DCLK的开始之间所需的最短时间。为确保正确配置,请勿在nCONFIG驱动为高电平后的指定5μs内开始为器件提供时钟。
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