错误：正式’data_in’的实际值不是全局静态表达式

仿真包含在的^ModelSim®工具多个时钟域的^Nios®II 1.1 VHDL设计时，可能发生这种错误。包含多个时钟域的Verilog系统将无错误地进行仿真。

解决方法涉及修改SOPC Builder生成的VHDL源代码。浏览VHDL源代码中的行号，该代码在ModelSim工具中生成错误。该错误是由组件实例化中“data_in”总线的赋值引起的。生成错误的源代码将类似于以下内容：

 data_in => std_logic_vector（“0000000000000000”）＆（slave_address）; 

为了解决问题，您需要在与组件实例化相同的级别创建新的内部信号。例如，创建一个名为“internal_slave_address”的信号。然后分配以下内容：

 internal_slave_address <= std_logic_vector（“0000000000000000”）＆（slave_address）; 

并更改组件即时中的端口映射，如下所示：

 data_in => internal_slave_address; 

Nios II 5.0中已修复此问题。