在<x>引脚之后使用片上钳位二极管,但I / O bank VCCIO不是3.3V-Altera-Intel社区-FPGA CPLD-ChipDebug

在<x>引脚之后使用片上钳位二极管,但I / O bank VCCIO不是3.3V

发生此消息是因为Quartus®II软件允许仅为使用3.3VI / O标准的I / O引脚启用PCI钳位二极管。

要解决2.5VI / O bank中输入引脚的限制,请将引脚定义为3.3VI / O标准。这是允许的,因为2.5VI / O bank中允许3.3V输入。该软件成功编译了设计,从而形成一个带2.5 V钳位二极管的输入引脚。 Altera®不支持此应用,因为PCI钳位二极管仅适用于3.3VI / O标准。没有计划为此实施提供IBIS模型。

从版本7.1开始,针对这种情况改进了Quartus II软件消息。

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