是否有关于在基于ARM嵌入式处理器的PLD硬件参考手册1.4版本ARM的双端口SRAM时序图®带任何错误?Altera_wiki6年前发布290 是的,第167页上的错误,图58中的示例1,显示了PORT_A_DATAOUT的未注册输出。值2和值3应延迟一个时钟周期。 校正后的波形如下所示,将在下一版本的ARM硬件参考手册中进行更新。 Waveforms.zip FPGAFPGA-CPLDIntel/AlteraSoCs
没有回复内容