为什么Quartus®II软件在用ROM实例化Nios™嵌入式处理器系统时不会生成我的VHDL仿真文件？

适用于Nios嵌入式处理器1.1版。 x ，VHDL仅用于仿真。在为Nios嵌入式处理器系统生成的Verilog HDL到VHDL转换期间，ROM被初始化为0而不是从文件中加载内容：（ ("rom.dat", mem_data) 。这导致在仿真中不显示任何事件。

解决方法是，将<sub-design_name> _bb.v>复制到<sub-design_name> _bb.v.txt ，然后重新运行转换器。