Quartus II综合是否支持Verilog HDL中的事件控制？

不，Quartus®IIIntegrated Synthesis不支持Verilog HDL中的事件控制。例如，下面的代码只综合一个寄存器，尽管Quartus II综合没有发出错误：

module lab0_uart(
input clk_i,
input rx_i,
output reg tx_o
);

总是@（posedge clk_i）开始
tx_o <= repeat（2000）@（posedge clk_i）rx_i;
结束
endmodule