Stratix V ES器件中的任何顶部或底部中央PLL,其参考时钟由时钟网络供电,不应超过400 MHz的时钟。Altera_wiki6年前发布60该帖子内容已隐藏,请登录后查看登录后继续查看登录注册FPGAFPGA-CPLDIntel/AlteraSoCs
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