当使用外部上拉电阻时,为什么Stratix®nIO_PULLUP,PORSEL和VCCSEL引脚仅部分上拉至VCC?Altera_wiki6年前发布350该帖子内容已隐藏,请评论后查看登录后继续评论登录注册FPGAFPGA-CPLDIntel/AlteraSoCs
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