***致命错误：（零）模块中的段违例：quartus_map

由于Quartus®II10.0版中存在问题，如果您的设计包含SystemVerilog代码，该代码包含带有常量测试表达式和失败语句但没有pass语句的断言，则可能会在Analysis＆Synthesis期间生成此错误。

若要解决此问题，请使用以下方法：

• 修改SystemVerilog代码以在断言中包含pass语句
• 在断言周围添加synthesis translate_off和synthesis translate_on综合指令，以指示代码与综合无关

计划在Quartus II软件的未来版本中修复此问题。