在Qsys VHDL仿真中,为什么在仿真对内部存储器的字节写入期间会收到数百个警告?-Altera-Intel社区-FPGA CPLD-ChipDebug

在Qsys VHDL仿真中,为什么在仿真对内部存储器的字节写入期间会收到数百个警告?

在运行Qsys系统的Modelsim VHDL仿真并执行8位或16位写入时,仿真工具控制台中可能经常出现以下警告:

警告:算术操作数中有一个’U’|’X’|’W’|’Z’|’ – ‘,结果为’X’(es)。

在字节或半字写入的情况下,忽略此警告是安全的,因为事务的未使用的字节通道被丢弃。要屏蔽这些警告,可以在开始仿真之前在Modelsim控制台中运行以下命令:

设置StdArithNoWarnings 1

一个增强的仿真模型,以使这增强不必要的计划为Quartus®II工具的更新版本。

请登录后发表评论

    没有回复内容