Cyclone III引脚表:已知问题-Altera-Intel社区-FPGA CPLD-ChipDebug

Cyclone III引脚表:已知问题

问题390140: EP3C5,EP3C10,EP3C16,EP3C55,EP3C80,EP3C120器件引脚输出表版本1.3和EP3C25,EP3C40器件引脚输出表版本1.4

在Cyclone®III器件的引脚信息中。 MSEL [3:0]状态:

“配置输入引脚设置Cyclone III器件配置方案。这些引脚必须硬连线到VCCA或GND。一些较小的器件或封装选项不支持AP闪存编程,也没有MSEL [3]引脚。”

但是这个声明将扩展到包括Active Serial的限制:

“配置输入引脚设置Cyclone III器件配置方案。这些引脚必须硬连线到VCCA或GND。较小的Cyclone III器件或封装选项(E144,M164,Q240,F256和U256封装)没有MSEL [3] ]引脚。没有MSEL [3]引脚的Cyclone III器件不支持3.0 V或2.5 V配置电压标准的AS快速POR配置方案和AP配置方案。“

问题10002282 :EP3C16器件引脚输出表版本1.3

引脚DIFFIO_B6p被列为差分对正引脚。但是差分对没有负引脚DIFFIO_B6n。器件引脚文件不应将DIFFIO_B6p标记为具有可选的差分引脚功能。

问题10003625 :EP3C10器件引脚输出表版本1.3

有一个标记为DIFFIO_T6n的引脚,但没有DIFFIO_T6p。该器件密度没有DIFFIO_T6 LVDS对,因此DIFFIO_T6n标签将在未来版本的引脚表中删除。

问题10005628 :EP3C5器件引脚输出表版本1.3

有一个标记为DIFFIO_T6n的引脚,但没有DIFFIO_T6p。该器件密度没有DIFFIO_T6 LVDS对,因此DIFFIO_T6n标签将在未来版本的引脚表中删除。

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