选择混合仿真语言选项时，Altera®Rectit总线功能模型（BFM）和Tri-State Conduit BFM不会生成VHDL仿真模型。仿真在精化阶段失败，并显示以下错误消息：
Error: (vsim-3059) Cannot connect a VHDL array signal to Verilog scalar port 'sig_fixedclk_locked'.
解决/修复方法
如果可能，您应该禁用混合仿真语言选项。或者，您可以编辑生成的BFM信号声明以使用总线信号类型。
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