为什么我看到Stratix IV GT器件从接收器到FPGA内核接口的最小脉冲宽度时序违规,数据速率大于10Gbps?Altera_wiki6年前发布60该帖子内容已隐藏,请登录后查看登录后继续查看登录注册FPGAFPGA-CPLDIntel/AlteraSoCs
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