DSP Builder生成非法VHDL

如果在使用只写系数的FIR块上打开Expose总线端口选项，DSP Builder将生成非法VHDL。

FIR块生成的VHDL实体声明具有总线输入端口，但没有总线输出端口;相应的VHDL组件声明具有总线输入和总线输出端口.Simulink块也（错误地）显示总线输出端口。