当器件处于用户模式时，什么会导致我的FPGA上的所有输出突然变低？

DEV_CLRn引脚将FPGA中的所有逻辑复位为逻辑低电平，从而使所有输出也驱动为低电平。如果板上的DEV_CLRn引脚未连接但在Quartus®中使能 II或MAX +PLUS® II软件，未连接引脚上的浮动电压将是未知的，可以启用或禁用该功能。电路板上的温度或噪声的差异可能导致浮动引脚上的电压下降到足以断言DEV_CLRn功能。

如果器件中的所有输出意外变低，请检查DEV_CLRn引脚是否悬空，软件工具是否启用了该引脚。解决方法是将DEV_CLRn引脚拉高或禁用软件中的DEV_CLRn引脚。

使用以下步骤禁用Quartus II软件中的DEV_CLRn引脚：

1.转到分配然后转到器件。
2.单击Device＆Pin Options …
3.选择“常规”选项卡
4.确保未选中“启用器件范围的重新设置（DEV_CLRn）”框

使用以下步骤禁用MAX + PLUS II软件中的DEV_CLRn引脚：

1.转到分配然后全局项目器件选项…
2.确保未选中“启用器件范围的重新设置（DEV_CLRn）”框

在这两种情况下，此选项的ACF（MAX + PLUS II约束文件）和QSF（Quartus II设置文件）变量都是ENABLE_CHIP_WIDE_RESET。