为什么我的收发器重配置控制器宏功能会生成Verilog HDL警告？

6年前发布

由于Quartus®II12.1及更高版本中的问题，在编译包含Stratix®V收发器重配置控制器宏功能的设计时，您可能会在分析和综合期间看到以下警告：

Warning (10268): Verilog HDL information at alt_xcvr_reconfig_soc.sv(169): always construct contains both blocking and non-blocking assignments Warning (10268): Verilog HDL information at alt_xcvr_reconfig_dfe_adapt_tap_sv.sv(302): always construct contains both blocking and non-blocking assignments

解决/修复方法

这些警告可以安全地忽略。如果您希望避免出现警告，请编辑MegaWizard™插件管理器生成的文件，以便在指定的行号处将阻止分配更改为非阻塞分配。

例如，该行

mgmt_ram_offset = {RAM_BITS{1\'b0}};

应该改为

mgmt_ram_offset <= {RAM_BITS{1\'b0}};

还有，行

ctrl_wdata = save_ctrl_reg13;

应该改为

ctrl_wdata <= save_ctrl_reg13;

计划在Quartus II软件的未来版本中修复此问题。

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