为什么仿真显示Stratix_II_LVDS接收器原语的时间违规？

你可能有这样的问题，由于与标准延时格式输出文件（ 的.sdo）定时文件了Stratix一个已知的问题^®II LVDS接收器的原始。对于bit_slip模块的dataout_reg实例，数据输入和时钟信号之间出现保持时间违规。

在^Quartus®II时序分析器没有报告这些保持时间违规。时序分析器检查LVDS模块中的接收器偏斜裕度（RSKM）并报告任何违规。只要满足RSKM，硬件就能保证正常工作。 bit_slip电路正确设置最终输出位。

因此，可以安全地忽略这些仿真LVDS接收器的保持违规。

Quartus II软件5.0 SP1中修复了此问题。从该软件版本开始，SDO文件不包括只要满足RSKM就能保证工作的硬件的保持时间检查。