为什么MAX +PLUS®II软件写的Verilog输出文件（.vo）或VHDL输出文件（.vho）在从第三方综合工具导入的EDIF上展平我的总线？ （FPGA Express，DC编译器）

如果在编译之前打开了“ 保留所有节点名称同义词”命令（“处理”菜单），则MAX + PLUS II软件仅保留分组总线结构。如果您不希望MAX + PLUS II软件在生成VO或VHO文件时使总线结构变平，请确保打开此选项。