为什么在Qsys中生成VHDL外设时，我的通用参数没有被声明？

已经确定了一个问题，即在Qsys中连接时，VHDL通用参数无法正确映射以进行综合。此问题会影响除整数之外的所有泛型参数类型。示例错误如下：

错误：错误（10482）：ext_incl.vhd（33）处的VHDL错误：使用对象“\’0 \’”但未声明文件：… \ text_incl.vhd行：33

要解决此问题，需要VHDL Qsys外设中的所有通用参数都是整数类型。

此问题将在Qsys的未来版本中得到解决。