错误:<component_name> .vhd处的VHDL类型不匹配错误:布尔类型与整数文字不匹配-Altera-Intel社区-FPGA CPLD-ChipDebug

错误:<component_name> .vhd处的VHDL类型不匹配错误:布尔类型与整数文字不匹配

这是Qsys v10.1 SP1及更高版本的已知问题,其中使用VHDL创建自定义组件。当定义组件具有其类型设置为BOOLEAN的通用端口时,Qsys生成在生成的Verilog包装器中传递错误的参数类型。

 

例如,

 

在’my_component.vhd’中,

 

实体my_compnent是

通用(

  x:布尔值:= false;

 

 

生成的my_component_hw.tcl将包含正确的类型:

set_parameter_property x TYPE BOOLEAN

 

但是,Qsys生成的Verilog包装文件传递INTEGER类型为’0’而不是  BOOLEAN对x输入’false’,即

 

my_compnent#(

.x(0),

 

要解决此问题,请在Verilog包装器文件中手动将值从“0”修改为“false”。每次生成Qsys设计时,您还需要修改此文件。

 

这个问题将在未来的Quartus®II软件的版本。

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