为什么我会在自动创建的时钟alt_cal_edge_detect_clk上看到恢复或删除时序违规?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么我会在自动创建的时钟alt_cal_edge_detect_clk上看到恢复或删除时序违规?

由于Quartus®II11.1及更早版本中的问题,收发器逻辑中时钟alt_cal_edge_detect_clk缺少时序约束可能导致恢复和删除时序违规。 alt_cal_edge_detect_clk的约束由Quartus II软件自动创建。

解决/修复方法

若要解决此问题,将以下约束添加到Synopsys设计约束( .sdc )文件:

set_clock_groups -asynchronous -group [get_clocks {alt_cal_edge_detect_clk}]

从Quartus II软件版本11.1 SP1开始修复此问题。

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