Verilog输出文件(.vo),VHDL输出文件(.vho)和EDIF输出文件(.edo)中的引脚信息是否包含联合测试操作组(JTAG)引脚的数据? (MAX +PLUS®II)-Altera-Intel社区-FPGA CPLD-ChipDebug

Verilog输出文件(.vo),VHDL输出文件(.vho)和EDIF输出文件(.edo)中的引脚信息是否包含联合测试操作组(JTAG)引脚的数据? (MAX +PLUS®II)

不,MAX + PLUS II Verilog Netlist Writer创建的.vo仅包含设计使用的I / O引脚的时序信息。要确定设计使用的确切引脚,请检查MAX + PLUS II软件创建的报告文件( .rpt )或成功编译后Quartus软件创建的html文件。

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