当我的时钟在APEX ™ II,APEX 20K或APEX 20KE器件上的快速输入引脚上时,为什么会出现时钟偏差错误?-Altera-Intel社区-FPGA CPLD-ChipDebug

当我的时钟在APEX II,APEX 20K或APEX 20KE器件上的快速输入引脚上时,为什么会出现时钟偏差错误?

如果快速输入引脚上的时钟正在馈送逻辑单元(LE)-I / O元件(IOE)寄存器对,则可能会出现时钟偏移错误。发生该错误是因为快速输入网络在进入外围总线时会产生额外的延迟以便为IOE供电。

要解决此问题,请将时钟从快速输入引脚移至全局时钟引脚。

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