如何在多主Nios™嵌入式处理器系统中广播中断?-Altera-Intel社区-FPGA CPLD-ChipDebug

如何在多主Nios™嵌入式处理器系统中广播中断?

来自外围器件的中断被广播给控制它的所有主器件。如果您是信令从外设的主器件,您将收到其中断。如果您不是此外围器件的主器件,则不会收到中断。

例如,假设您有两个Nios嵌入式处理器都访问相同的通用异步接收器/发送器(UART)。该UART产生IRQ输出,并在SOPC Builder表中为其分配中断#21。每当该UART产生中断时,每个CPU将“获得”中断#21。

系统设计者必须决定CPU如何响应中断#21。应设置其中一个Nios嵌入式处理器来处理此中断。其他Nios嵌入式处理器应该忽略中断(即,为此IRQ安装空处理程序,将IPRI设置为低于21的某个数字,或者完全禁用中断)。

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