使用NC-Sim执行针对Stratix V器件的设计的后拟合VHDL功能仿真时,可能会发生精化错误-Altera-Intel社区-FPGA CPLD-ChipDebug

使用NC-Sim执行针对Stratix V器件的设计的后拟合VHDL功能仿真时,可能会发生精化错误

如果您使用Cadence公司®NC-SIM卡进行靶向的Stratix V族中的一员设计的配合后VHDL功能仿真和使用RAM,如果组件声明参数和结构参数超出可能发生的阐述错误秩序

解决/修复方法

使用-namemap_mixgen选项和ncelab命令指示NC-Sim根据名称匹配组件声明参数和体系结构参数。

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