Quartus®II2.2 SP1中的Stratix PLL VCO限制是否有任何变化？

6年前发布

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是。根据硅特性数据，对Quartus II软件2.2 SP1中的Stratix PLL（所有Stratix器件的增强型PLL /快速PLL）规范进行了以下更改：

在2.2 SP1之前：

EPLL和FPLL的VCO范围设置在300-1000MHz之间，等待硅表征。

在Quartus II软件2.2 SP1中对Stratix PLL时序进行了以下更改：

对于增强型PLL（EPLL）：

Quartus II软件2.2 SP1将强制执行Stratix器件系列数据手册中规定的300-800MHz VCO范围，适用于-5和-6速度等级。 -7速度等级的VCO范围为300-600 MHz。

对于快速PLL（FPLL）：

当FPLL用于一般用途时，Quartus II软件2.2 SP1将继续支持300-1000 MHz VCO范围。较高的VCO范围使得在Quartus中选择乘法和除法因子具有更大的灵活性。当FPLL用于源同步模式时，VCO频率范围不会从300-840 MHz的数据手册规格改变。

Stratix器件系列数据手册将进行更新，以反映-5,6和-7速度等级器件的新规格。

受影响设计的变通方法：

由于Quartus II软件2.2 SP1支持FPLL的300-1000 MHz VCO范围，如果可能，可以通过检查ALTPLL mega的第1页上的“Use Fast PLL”复选框将EPLL移植到FPLL。向导。请注意，如果设计需要使用仅在EPLL上可用的专用外部时钟输出，则可能无法实现。
此外，如果PLL使用任何EPLL特定功能（如时钟切换，可编程带宽，PLL重配置，扩频等），或者时钟输入/输出引脚在设计中被锁定，则无法满足上述要求。
另一种解决方法是将输出频率分成2个或更多EPLL。
例：

Inclk至EPLL = 33.3333 MHz，所需输出为66.6666 MHz，100 MHz和166.66 MHz。这些输出频率的LCM为999.9Mhz，这将导致不适合。

对于上述组合：

Quartus II 2.2版 – 符合输入/输出频率组合。

Quartus II版本2.2 SP1 – 无法满足并可提供输出时钟频率，如下所示：

在上面的示例中，100 MHz输出可以移动到另一个EPLL，与输出66.66 MHz和166.66 MHz输出的EPLL分开。

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