可否使用的SignalTap®II嵌入式逻辑分析仪，以监测我的双倍数据速率的DQ或DQS信号（DDR）块？-Altera-Intel社区-FPGA CPLD-ChipDebug

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可否使用的^{SignalTap®II}嵌入式逻辑分析仪，以监测我的双倍数据速率的DQ或DQS信号（DDR）块？

等级-LV1-ChipDebug

6年前发布

20

不可以。使用SignalTap II嵌入式逻辑分析仪无法监控DDR / DDRII设计中的DQ或DQS信号。

在^Quartus®II软件4.0版开始，这些信号不能被添加到文件的SignalTap（ 的.stp）文件。

在以前版本的软件中，您可以将这些信号添加到STP文件中，但是在编译期间会返回以下错误：

错误：无法为以下WYSIWYG I / O原语找到相应的PADIO引脚

FPGA FPGA-CPLD Intel/Altera SoCs

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