当我在输入线上使用syn_keep属性为Stratix GX收发器输入时钟供电时，为什么我的设计在Quartus II软件中失败综合？

Quartus®II6.0 SP1及更早版本中可能会出现此问题。

当syn_keep属性用于连接到收发器时钟输入的线路时，Quartus II软件在线路和收发器时钟输入之间插入一个LCELL逻辑单元。 Quartus II软件要求收发器时钟输入直接从输入引脚或PLL输出馈送。因为软件发现LCELL作为时钟源，所以它在综合阶段失败，显示以下错误消息
错误：PLL的inclk0端口“altgxb_inst：altgxb_inst | altgxb：altgxb_component | pll [0]”必须由非反相输入引脚驱动，或者在快速PLL中由PLL文件的输出驱动

要避免此问题，请删除上面的syn_keep属性以在Quartus II软件6.0 SP1或更早版本中综合设计。删除属性不会影响设计功能。