在Quartus II软件中使能“DEV_CLRn”引脚后,是否需要连接MAX II器件中相关寄存器的所有复位端口?-Altera-Intel社区-FPGA CPLD-ChipDebug

在Quartus II软件中使能“DEV_CLRn”引脚后,是否需要连接MAX II器件中相关寄存器的所有复位端口?

不,在Quartus®II软件中使能“DEV_CLRn”引脚后,您无需连接MAX®II器件中相关寄存器的所有复位端口。在Quartus II软件中启用双用途引脚“DEV_CLRn”后,您无需在Schematic/ HDL语言设计条目中连接每个寄存器的复位端口。

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