Qsys不支持传统SOPC Builder PLL组件，输入频率为50 MHz的组件除外。生成包含输入频率未设置为50 MHz的传统PLL的设计失败，错误类似于以下内容：
Error: altera_avalon_pll_khh3cm2h: CLock yyclock_inclk0 of frequency 50.000 MHz driving the PLL module conflicts with the PLL inclock of frequency 125.000 MHz.
解决/修复方法
如果要配置输入频率不是50 MHz的PLL，请将SOPC Builder PLL替换为Avalon ALTPLL。
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