为什么与早期版本相比,Quartus II软件版本13.0中Qsys生成的逻辑的时序性能下降?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么与早期版本相比,Quartus II软件版本13.0中Qsys生成的逻辑的时序性能下降?

由于Quartus®II软件版本13.0中存在问题,如果系统在Qsys系统迁移到较新版本时在生成的综合HDL文件中具有宽度适配器,则时序可能会降低。此性能下降是由宽度适配器互连IP逻辑中的问题引起的。

解决/修复方法

要避免此问题,请升级到已修复问题的Quartus II 13.0 SP1。重新打开Qsys系统,升级互连IP,并重新生成综合HDL。

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