我的系统需要产生几个时钟信号输出的最小抖动。如何提高时钟输出的抖动值?-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug

我的系统需要产生几个时钟信号输出的最小抖动。如何提高时钟输出的抖动值?

按照这些建议生成几个具有最小抖动的时钟信号输出:

  1. 使用PLL和由边沿时钟计时的ODR。
  2. 使用较少抖动的时钟源。
  3. 使用专用时钟输入路由引脚分配时钟到设备。
  4. 避免任何本地路由。
  5. 使用I/O寄存器的输出,这应该提高抖动规格。
  6. 在输出引脚周围有虚拟/伪接地以隔离信号。
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