为什么INIT_DONE引脚在配置期间保持高电平?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么INIT_DONE引脚在配置期间保持高电平?

因为INIT_DONE选项默认情况下未在MAX + PLUS®IIQuartus®II软件启用INIT_DONE引脚将保持在配置过程中的高。 INIT_DONE引脚是用户I / O,如果引脚上有引脚,则在配置期间保持高电平。您可以通过使用全球项目器件选项菜单中启用的Altera®软件中的INIT_DONE选项。
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