为什么Stratix锁相环（PLL，altpll宏功能）不能使用ModelSim 5.7和5.7a锁定Verilog HDL功能仿真？

Mentor Graphics公司的^{ModelSim®5.7}和5.7a释放与Verilog HDL语言非阻塞具有可变延迟是在零值分配的一个问题（例如cout_tmp <= #(time_delay) tmp_cout;其中time_delay = 0 ）。该错误导致altera_mf.v文件中Stratix®altpll功能仿真模型的仿真结果不正确。

该问题已在Mentor Graphics ModelSim版本5.7b版本中修复。