自Quartus II软件9.0发布以来，Stratix III器件的DDR3写均衡延迟链模型是否已更新？-Altera-Intel社区-FPGA CPLD-ChipDebug

自Quartus II软件9.0发布以来，Stratix III器件的DDR3写均衡延迟链模型是否已更新？

Altera_wiki等级-LV1-ChipDebug6年前发布
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是的，因为的Quartus®II软件9.0版的发布为写平衡延迟链的时序模型已经更新了Stratix®III器件。这些延迟链在Quartus II软件9.0及更早版本中被错误地建模。 Quartus II软件9.0 SP1中的器件时序模型和DDR3 SDRAM高性能控制器MegaCore IP已更新，可解决此问题。此更新消除了设计中实现DDR3 DIMM接口或DDR3组件接口的硬件功能故障的可能性（均衡（地址/命令信号的菊花链拓扑））。
此问题影响所有使用 DDR3 SDRAM高性能控制器MegaCore或ALTMEMPHY宏功能 实现均衡DDR3接口的Stratix III设计 。如果您的设计通过调平实现DDR3接口 ，请按照以下步骤解决问题：

图1

FPGAFPGA-CPLDIntel/AlteraSoCs
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