我可以将输出引脚连接在一起以倍增电流并驱动输出负载吗?-Altera-Intel社区-FPGA CPLD-ChipDebug

我可以将输出引脚连接在一起以倍增电流并驱动输出负载吗?

要增加输出驱动电流,请遵循下面列出的所有三个指导原则将输出引脚连接在一起。

  • 对于APEX TM,FLEX®MAX®9000台器件,只能连接相邻,快速I / O引脚一起注册。对于MAX 7000,MAX 3000A和Classic器件,只能将全局时钟注册的相邻引脚连接在一起。
  • 您可以声明任何输出引脚(相邻或不相邻)作为漏极开路连接在一起,然后将它们连接在一起以驱动有限的较重负载。这将消除由于歪斜引起的任何信号争用的可能性,从而保护输出缓冲器。
  • 使用外部缓冲器来驱动更重的负载。
遵循注册信号的前两个准则。但是,对于组合信号,必须声明将作为漏极开路连接在一起的输出引脚。
除上述情况外,请勿在任何其他情况下连接输出引脚。
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