为什么即使写入相关的控制信号功能正常，Stratix IV器件中的M9K或M144K存储器模块也无法写入新数据？

如果在执行写操作（wren = 1）时时钟信号始终不满足最小脉冲宽度规范（时钟高电平时间和时钟低电平时间），则新数据可能无法正确写入Stratix®IV的存储器模块中器件。 违反此规范的时钟信号可能会在以下模式中导致意外的内存行为：

• M144K
• 真双端口，先读后读
• 简单双端口，先读后读
• M9K
• 真双端口，先读后读

如果满足以下任一条件，则选择Read-Before-Write模式：

•   相同端口read-during-write参数设置为“ NEW_DATA_WITH_NBE_READ”OR
•   相同端口read-during-write参数设置为“ OLD_DATA”OR
•   混合端口read-during-write参数设置为“ OLD_DATA”

如果您的应用程序无法保证时钟信号完整性，则可以执行以下选项之一：

• 当时钟不稳定时（例如，在上电或 配置 外部 时钟源 期间）禁用写操作（wren = 0 ）
• 使用片内PLL作为存储器模块的输入时钟源
• 当时钟 稳定 时，通过置位DEV_CLRn超过500μs来执行芯片级全局复位
• 使用快速写入模式。当相同的端口读取期间写入参数 设定为 “NEW_DATA_NO_NBE_READ” 和混合端口读取期间写入参数设定 为“DONT_CARE” 选择此模式