我可以使用Synplify软件强制将信号用作我设计中所有触发器的时钟使能信号吗？

是的，Synplify软件有一个名为syn_direct_enable的属性，它指示Synplify软件使用指定节点作为唯一信号，为Altera的D-flipflop-with-enable（DFFE）原语的使能端口提供信号。

Synplify联机帮助（版本6.1.3及更低版本）声明此属性不能直接应用于源代码中。但是，这是不正确的。如果要控制启用信号选择，则必须在源代码中指定此属性。

以下VHDL代码段是如何使用该属性的示例：

ENTITY测试IS PORT（时钟，d：IN std_logic;启用：IN std_logic; q：OUT std_logic）;

属性syn_direct_enable：bit;属性syn_direct_enable为enable：signal为’1′;

结束测试;