MIG 3.61 Spartan-3E DDR  – 验证UCF时的示例/用户设计警告-Altera-Intel社区-FPGA CPLD-ChipDebug

MIG 3.61 Spartan-3E DDR – 验证UCF时的示例/用户设计警告

描述

在验证先前由MIG生成但尚未更改的UCF文件时,MIG GUI中可能会出现以下警告:

警告:对于dqs [0]的dqs_delayed列,LUT延迟位置约束“top_00 / data_path0 / data_read_controller0 / gen_delay [0] .dqs_delay_col0 / five-slice_x1y59”无效或丢失。
警告:对于dqs [0]的dqs_delayed列,LUT延迟位置约束“top_00 / data_path0 / data_read_controller0 / gen_delay [0] .dqs_delay_col0 / four-slice_x0y58”无效或丢失。
警告:对于dqs [0]的dqs_delayed列,LUT延迟位置约束“top_00 / data_path0 / data_read_controller0 / gen_delay [0] .dqs_delay_col0 / one-slice_x0y59”无效或丢失。
警告:对于dqs [0]的dqs_delayed列,LUT延迟位置约束“top_00 / data_path0 / data_read_controller0 / gen_delay [0] .dqs_delay_col0 / six-slice_x1y58”无效或丢失。
警告:对于dqs [0]的dqs_delayed列,LUT延迟位置约束“top_00 / data_path0 / data_read_controller0 / gen_delay [0] .dqs_delay_col0 / three-slice_x0y58”无效或丢失。
警告:对于dqs [0]的dqs_delayed列,LUT延迟位置约束“top_00 / data_path0 / data_read_controller0 / gen_delay [0] .dqs_delay_col0 / two-slice_x0y59”无效或丢失。

这些警告是否可以安全忽略?

在某些情况下,这些是虚假警告,可以安全地忽略。验证MIG生成的示例设计的放置和布线是否成功且正确执行,然后才能确认这些设置。

没有计划在未来版本的MIG中解决这个问题。

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