使用英特尔®Arria®10PCIE * IP内核时,在从Gen3 x1 / x2到Gen1或Gen2的速度变化期间断言是否存在可纠正的错误意味着该链接不可靠?-Altera-Intel社区-FPGA CPLD-ChipDebug

使用英特尔®Arria®10PCIE * IP内核时,在从Gen3 x1 / x2到Gen1或Gen2的速度变化期间断言是否存在可纠正的错误意味着该链接不可靠?

当英特尔®Arria®10PCIE * IP内核将速度从Gen3 x1 / x2更改为Gen1或Gen2时,您可能会在恢复状态期间观察到可纠正的错误声明。速度变化期间的可校正错误并不表示链路质量低,可以忽略。

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