使用10GBASE-KR PHY英特尔®Stratix®10FPGA IP时,为什么会看到保持时间违规?Altera_wiki6年前发布80 由于10GBASE-KY PHY英特尔®Stratix®10FPGA IP存在问题,您可能会在编译期间看到10GBASE-KR IP中的较小保持时间违规。 FPGAFPGA-CPLDIntel/AlteraSoCs
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