当主通道选择为0,1或3时,为什么英特尔®低延迟40-GbE IP内核无法自动协商?-Altera-Intel社区-FPGA CPLD-ChipDebug

当主通道选择为0,1或3时,为什么英特尔®低延迟40-GbE IP内核无法自动协商?

由于英特尔®Arria®10低延迟40GBASE-KR4逻辑实现中的问题,自动协商(AN)可能会在英特尔Quartus®Prime软件版本16.0更新1之前失败。

如果主通道被选为0,1或3,则IP内核可能会因AN核心内部的时序问题而失败。

由于此问题是由计时问题引起的,因此仿真将正常工作。

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